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45/40ナノプロセスを採用したトランジスタの特性ばらつき低減技術を開発

～回路動作マージンを確保、SRAM動作アシスト回路を不要に～

2008年6月20日 NECエレクトロニクス株式会社

ＮＥＣエレクトロニクスはこのたび、４５／４０ナノメートル（ナノは１０億分の１、以下ｎｍ）世代のプロセスで、ハフニウムをゲート絶縁膜に用いることにより、トランジスタ特性の不規則なばらつきを低減する技術を開発いたしました。また試作したＳＲＡＭにおいて、従来必要と考えられていた動作アシスト回路が不要となる上、動作電圧や電流などの回路動作マージンを確保できることを実証いたしました。
このたび当社が開発したのは、ＬＳＩを構成するトランジスタの特性、なかでもトランジスタがオン状態になる閾値（しきいち）電圧のばらつきを低減する技術です。新技術は、当社が従来の５５ｎｍプロセスで開発した、ゲート絶縁膜にハフニウムを用いることによりゲート電極とシリコン基板との間に生じる電位差である、いわゆる仕事関数を制御し、チャネルに含まれる不純物濃度を低減したこと、また４５／４０ｎｍへ微細化されたトランジスタのセルサイズに応じてチャネル構造の最適化を図ったこと、の２点であります。これらの技術により、チャネル中の不純物濃度の低減および微細化に伴いリーク電流が増加する短チャネル効果の抑制を両立させ、閾値電圧の不規則なばらつきを従来技術と比較して１８％低減することに成功いたしました。
新技術は閾値電圧の不規則なばらつきの影響を特に強く受けるＳＲＡＭの開発において特に有効で、新技術を採用した場合、従来ＳＲＡＭの設計マージンを確保する上で必須と考えられていた動作アシスト回路が不要となるため、ＬＳＩの最適設計が可能となります。

トランジスタサイズの微細化に伴い、なかでも最先端の４５／４０ｎｍプロセスを採用したＳＲＡＭはチャネル中不純物のランダムばらつきの影響を強く受け、動作電圧の確保が難しくなるという問題が発生しております。チャネル中に不純物を導入するイオン注入工程において、注入されるイオンの量（チャネル中不純物の量）は不規則にばらつくため、そのまま閾値電圧のランダムばらつきという現象を引き起こします。閾値電圧のばらつきはトランジスタのサイズが小さくなるほど、また導入する不純物量が多いほど顕著になるため、４５／４０ｎｍの微細プロセスを採用したトランジスタでは、この閾値電圧のばらつきによってＳＲＡＭの回路動作マージンがほぼゼロになり、設計が困難になるという課題が顕在化しております。そこでＳＲＡＭの書き込み、読出時における回路動作マージンを確保するためにＬＳＩの基準電圧とは異なる補助電圧を加える回路を予め組み込む方法が考えられておりますが、この方法では、回路動作マージンを確保することができるものの、ＳＲＡＭ領域の面積が大きくなるという課題があります。
このような状況のもと当社は、従来の５５ｎｍプロセスで開発したゲート絶縁膜にハフニウムを適用する技術を踏襲するとともに、４５／４０ｎｍへ微細化されたトランジスタのチャネル構造の最適化を行いました。これにより、チャネル中の不純物濃度の低減および微細化に伴う短チャネル効果の抑制を図り、閾値電圧のランダムなばらつきを低減しました。本技術を適用することで、４５／４０ｎｍではＳＲＡＭのセル面積を縮小しているにも関わらず、閾値電圧の不規則なばらつきを従来技術と比較して１８％低減することに成功いたしました。

新技術は、４５／４０ｎｍプロセスの採用によるＳＲＡＭの回路動作マージンを確保するとともに、高歩留まり（注）かつ低コストでのＬＳＩ製造を実現することが可能となります。当社は、今回培った技術により、ユーザーへ高機能かつ低コストなシステムＬＳＩを提供してまいります。

なお、当社は、本成果を６月１７日から６月２０日まで米国ホノルルで開催される学会「VLSIシンポジウム2008（2008 Symposium on VLSI Technology）」において６月１９日に発表いたします。

（注）歩留まり
１枚のウェハーからとれる正常なチップ数を合計のチップ数で割った良品率のこと。

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ニュースリリースに掲載されている情報は、発表日現在の情報です。
その後予告なしに変更されることがございますので、あらかじめご承知ください。