FET

Q-1

MOSFETのゲートに抵抗を実装した図がアプリケーション・ノートの応用回路には載っていますが、抵抗値の選択の仕方が分かりません (物によってまちまち)。
電圧で動作するため、必要なさそうな気がします。なぜ入れているのでしょうか？

A-1

FETのゲート抵抗の役割として

• 寄生振動の防止
• ゲート部のサージ保護
• スイッチング速度の抑制
• 前段の電流ドライブ能力との整合

などがございます。

主要な目的は寄生振動 (共振) の防止です。 寄生共振は、MOSFETの寄生容量と寄生インダクタンスによる共振回路の Q が大きいために発生します。
そこでゲートに数10 ～ 数100Ω の抵抗を付加することで Q を低下させ、 発振やリンギングを減少させます。

なお、サージ保護のためにはさらに大きな抵抗を入れますが、 抵抗を大きくすると動作速度が著しく低下します。
お客様の仕様によって適宜値をお決めのうえご利用ください。

Q-1

FET のゲート保護は必要ですか？

A-1

FET のゲート-ソース間に内蔵されている保護ダイオードは、取り扱い時の静電破壊の保護のためです。
回路動作で定格電圧を越える恐れがある場合は、定電圧ダイオードなどでゲート保護をしてください。

注意

RF/マイクロ波デバイスの場合、ゲート保護用ダイオードを付加すると、特性劣化を生じることがあります。

(2007/03)

Q-1

パワーMOSFET 2SK1288の静電破壊保護の外付け定電圧ダイオードの使用例がありましたら教えてください。

A-1

2SK1288での使用例ではありませんが、一般的な応用事例を下図に示します。
2SK1288の場合、絶対最大定格V_GSSは20Vですので、ゲート保護用定電圧ダイオードはV_GSが最大16V（絶対最大定格の80%を想定、推奨は10V程度）以下となるよう選定してください。

(2007/12)

Q-1

I_DSSやI_GSSなどの遮断電流はどのような規定の電流値ですか？

A-1

MOSFETがゲートオフ状態の時の各端子間の漏れ電流です。
I_DSSはドレイン・ソース間遮断電流で、V_GS=0の時のドレイン・ソース間の漏れ電流値です。
ドレイン・ソース間に最大定格V_DSSを印加して規定します。



I_GSSはゲート・ソース間遮断電流で、V_DS=0の時のゲート・ソース間の漏れ電流値です。
ゲート・ソース間に最大定格V_GSSを印加して規定します。

(2007/12)

Q-1

ドレイン - ソース間の内部ダイオードの最大定格を教えてください。

A-1

内部ダイオード単体での規定はしていません。
順電流および耐圧は絶対最大定格に記載の通りです。

Q-2

ドレイン - ソース間の寄生ダイオードをフライホイール・ダイオードとして利用できますか？

A-2

寄生ダイオードは逆回復時間が長く高速制御には適しませんので、このような使用はお止めください。

Q-1

2SK3062等のゲート - ソース間電圧の絶対最大定格で、ACとDCの規格が違うのはどうしてですか？・・・AC:±20V,DC:+20V,-10V

A-1

ACの場合、ゲートの電荷はチャージ，ディスチャージを繰り返します。
したがいDCに比べ、ゲートに対するストレスは少なくて済みます。
このような事からACとDCに区分して決めています。

Q-1

V_DSSやV_GSSの定義を教えてください。

A-1

V_DSSはドレイン・ソース間に加えることができる最大電圧値で、ゲート・ソース間はショート状態です。



V_GSSはゲート・ソース間に加えることができる最大電圧値で、ドレイン・ソース間はショート状態です。



略号の見方はこちら（絶対最大定格略号の見方）をご参照ください。

(2007/12)

Q-1

MOS FETの全損失P_Tは、「ドレイン-ソース間電圧V_DSS」と｢ドレイン電流I_D｣の積よりとても小さいのはなぜですか。

A-1

「ドレイン-ソース間電圧V_DSS」はOFF時（V_GS=0V）の耐圧であって、ON時のドライブ電圧ではありません。
オン抵抗が小さいので、大電流が流れることになり、そのような高電圧でのドライブはできません。「ドレイン電流I_D」が絶対最大定格を越える場合は、制限抵抗などが必要となります。
詳細は「パワーMOS FETの安全動作領域について」をご参照ください。

(2007/11)

Q-1

FET "2SK3061"のジャンクションからドレイン端子までの熱抵抗値を教えてください。

A-1

ドレイン端子とおっしゃっておられる点をケースとして回答致します。
チャネル - ケース間熱抵抗 Rth (ch-c) は次の式で求めます。
　　　　　Rth(ch-c) = (Tch - Tc) / PT
2SK3061のチャネル - ケース（ドレイン電極）間熱抵抗は、
Rth(ch-c) = (150℃ - 25℃) / 35 W = 3.57 ℃/W となります。

Q-2

8pinSOPのuPA1764等のデータ・シートには、過渡熱抵抗のRth(ch-a)のみ記載されていますが、Rth(ch-c)のデータはありませんか？

A-2

チャネル・ケース間熱抵抗Rth(ch-c)は、放熱器に取り付けて使用する構造を有しているパッケージで規定しております。
uPA1764等の8pinSOPは、放熱器に取り付けて使用する構造ではございませんので、チャネル・ケース間熱抵抗Rth(ch-c)は規定しておりません。

(2006/02)

Q-1

FETでソース-ドレイン間に逆方向の電流をながしても、同じスイッチング特性になりますか。

A-1

いいえ、FETにはソース-ドレイン間にボディ・ダイオードを内蔵しているため、逆方向ではダイオードの順方向となります。そのため、オン抵抗が大きい領域ではダイオードに電流が流れて、スイッチング動作ができません。

(2008/02)

Q-2

NchMOSFETのソースからドレインの方向へ電流を流し、整流ダイオ－ドとして使うことはできますか？
また、この使い方は一般的な使い方として、MOSFET全般で使用出来るものなのでしょうか？

A-2

本用途はMOSFET全般で一般的な使用方法です。
しかしながら、特にtrr等を配慮した設計となっておりませんので、対象となる用途が、SBD/FRD^(注)等の特殊なダイオードが有する特性を必要とする場合(短trr等)には、SBD,FRD等の単品ダイオードをご使用いただく必要があります。
(注)：SBD　→　Schottky Barrier Diode　　FRD　→　Fast Recovery Diode

ダイオードを整流に使用する例として、モータのブリッジ制御回路があります。このとき、PWMでパルス幅を制御しますが、全FETがオフ状態で、慣性による回転をしているモータに生じる電位差により、ボディ・ダイオードを通じて、回生電流がグランドから電源に流れます。

(2008/02)

Q-3

ソースからドレインへ電流を流す場合、許容損失、オン抵抗などはデータ・シートの値と同じと解釈してよいのでしょうか？

A-3

電力定格については、順方向時と同等の規定となります。
オン抵抗については電気的特性としては規定しておりません。
素子の構造上からゲート順電圧を印加した場合には、寄生ダイオードとMOSのオン抵抗が並列接続される構成となり、MOSのオン抵抗による電圧降下がV_Fよりかなり低い場合には、電流はダイオードには殆ど流れずオン抵抗に流れます。

Q-1

FETのパルス電流定格は、条件(10μS)のパルス幅が小さくなれば（例えば数nSオーダ）もっと電流を流すことができますか？

A-1

パルス電流定格は、たとえパルス幅が違っても変わるものではございません。
パルス電流定格は、PW≦10μs，Duty Cycle≦10%の条件で一義的に決めているもので、数nsオーダーでもこの値を超える使い方はできません。
　 なお、安全動作領域の各パルス幅による斜めのラインは、電力定格で制限される領域を示したものです。

(2005/06)

Q-2

2SK2857は、データシートによるとドレイン電流（直流）は最大定格値=±4Aになっています。今回、直流でなくパルス波形で使用します。
周期＝1ms,Duty=45%のパルス波形で使用した場合は、実力的に何A程度まで流せるのでしょうか？

A-2

電流定格の実力値というものはございません。
お問い合わせのドレイン電流波形(Duty=45%)では、ドレイン電流（直流）定格±4Aを適用してください。

(2007/06)

Q-1

パワーMOS-FETの順方向安全動作領域グラフに、R_DS(on)Limitedが点線で引かれていますが、どのような制限か教えてください。

A-1

R_DS(on)Limitedの点線は、オン抵抗により特性としてあり得ない領域を示しております。
つまり、V_DSが低くなるとオン抵抗によるI_Dの制限が大きくなります。

(2006/02)

Q-1

MOSFETの Qg,Qgs,Qgd についてお伺いします。

たとえば、2SK3510の場合、データシート上に
Qg=typ150nC
Qgs=typ30nC
Qgd=typ52nC

と書かれていますが、
なぜ、Qg=Qgs＋Qgd ではないのでしょうか？

A-1

2SK3510データシートの「DYNAMIC INPUT/OUTPUT CHARACTERISTICS」特性グラフを参照ください。



Qgsは、FETがオンしはじめるまでの電荷量を示します。
FETがオンし始めるまでは、ゲート・ソース間容量を充電することとなります。
グラフではV_GSの最初のランプアップ期間が、この状態にあたります。
グラフから数値を読み取ると、約30nCです。

Qgdは、FETがオンし始めると、ドレイン・ソース間電圧が低下しはじめ、ゲート・ドレイン間の容量を充電することとなります。
グラフではV_GSがランプアップ後に平坦になっている期間が、この状態にあたります。
この平坦になっている期間を読み取ると約50nC程度となっています。

ゲート・ドレイン間容量の充電が完了すると、再びゲート電圧はランプアップします。
Qgは、スペック条件にありますように、ゲート・ソース間電圧を10Vとするのに必要なゲート総電荷量を示しています。
Qg=Qgs＋Qgd＋［平坦後のランプアップで、V_GSが10Vになるまで充電するのに必要な電荷量］
グラフから、V_DD=60V条件時では約150nCとなります。

故に、スペック上のQgはQgs＋Qgdにはなりません。

(2006/05)

Q-1

uPA2700TP(8ピンSOP)の裏面放熱フィンはどこかにつながっているのですか？

A-1

データシートの外形図にも記載しておりますようにドレインにつながっております。

(2006/06)

Q-1

2SK1583を使用し、電源のON/OFF回路を生成しようと考えています。
具体的にはドレイン側に供給元の電源を接続し、ソース側を基板全体の電源としてゲート端子の High/Low の切換で、基板全体への電源ON/OFFができるように考えています。このような考え方で良いのでしょうか？

A-1

ご検討の回路はFETを使ったハイサイドスイッチかと思われます。
通常、ハイサイドスイッチにはPチャネル(2SJ)タイプを使用し、ソース側からドレイン側へ電源を供給する使い方が一般的です。
その理由は、図1のようなNチャネル(2SK)使用では、ONするとドレイン側からソース側に供給された電圧でゲート・ソース間電圧は変動し不安定な動作となります。
このため、対策として複雑な回路構成が必要となります。
しかし、図2のPチャネル使用ではゲート・ソース間電圧が固定されますので、簡素な回路構成で安定した動作となります。

(2006/11)

Q-1

データシートに、下図のケース温度に対するディレーティングファクタdT(%)が記載されています。
ドレイン電流(直流)も、このディレーティングファクタの制約を受けるでしょうか？
また、ドレイン電流の他にこのディレーティングファクタの制約を受ける特性は何かありますか？

A-1

ドレイン電流がディレーティングファクタの制約を受けるのではなく、温度が上昇すると内部抵抗が大きくなり、結果として消費電力のかたちでドレイン電流がディレーティングファクタの制約を受けることになります。
ドレイン・ソース間電圧はこの制約は受けませんが、定格の80%以内でのご使用を推奨いたします。

(2006/12)

Q-1

2SJ601-Zのゲート・カットオフ電圧が、データ・シート記載の規格値と差異があります。何故この様なことになるのですか？

A-1

2SJ601-Zのゲート・カットオフ電圧規格は、V_DS=-10V,I_D=-1mAをオフ条件と定め、その時のゲート電圧を規定したものです。
もし、オフ条件や測定温度等が弊社条件と違っていれば、ゲート・カットオフ電圧は異なってきます。再度条件を確認してください。

(2007/01)

Q-1

uPA2755は2素子入りですが、絶対最大定格ドレイン電流8Aは2素子トータルのことですか？

A-1

いいえ、違います。絶対最大定格ドレイン電流8Aは1素子の定格です。
2素子の場合の電流は、全損失によって制限されます。

(2007/08)